Обсуждение:Задержка CAS

Эта статья имеет рейтинг C-класса по шкале оценки контента Википедии . Она представляет интерес для следующих WikiProjects :

Вычисления средней важности Эта статья находится в рамках WikiProject Computing , совместных усилий по улучшению освещения компьютеров , вычислений и информационных технологий в Википедии. Если вы хотите принять участие, посетите страницу проекта, где вы можете присоединиться к обсуждению и увидеть список открытых задач.Вычисления Википедия:WikiProject Computing Шаблон:WikiProject Computing Середина Данная статья имеет среднюю степень важности по шкале важности проекта . Эта статья поддержана Целевой группой по компьютерному оборудованию (оценена как средняя важность ).

Я думаю, что эта статья объясняет все довольно хорошо! Что касается математики, то, как я ее вижу, это не более чем попытка кого-то объяснить ее на языке дилетанта, как она работает. (упрощенно для тех из нас, кто не является математическим гением.) Если вы считаете это нелепым, то мне было бы интересно увидеть, как вы изложите это на языке математики. Это тема, которая интересует меня, поскольку я сетевой администратор и ежедневно сталкиваюсь с такими проблемами. Знание формул и того, как все это вычислить, очень помогло бы! Редакция от 13:32, 27 сентября 2006 г. от [1]

Насколько мне известно, CAS не обязательно должен быть целым числом. Например, чип памяти может иметь задержку CAS 2.5. -thealsir

Только первое поколение DDR поддерживало нецелочисленную задержку CAS, и там были возможны только полуцелые значения. На практике использовались только значения 2, 2.5 и 3. В более поздних поколениях эта опция отсутствовала, поскольку их более высокие тактовые частоты давали то же самое разрешение по времени. 71.41.210.146 ( talk ) 09:33, 9 февраля 2009 (UTC) [ reply ]

Может ли кто-нибудь расширить эту страницу, включив в нее информацию о CAS2 (CAS3 и т. д.?) Спасибо! Ewlyahoocom 20:33, 10 апреля 2006 (UTC) [ ответить ]

Вы имеете в виду CAS 2 в скорости задержки? Я использую Dram, который имеет рейтинг CAS 2.5, например. Zedmaster375 2 июля 2008 г. — Предыдущий комментарий был добавлен в 21:50, 2 июля 2008 г. (UTC)[ отвечать ]

• У меня есть серьезные возражения по поводу абзаца: <quote>"Например, рассмотрим устройство CL3 133 МГц (7,5 нс на цикл, задержка запроса 3 цикла) по сравнению с устройством CL2 100 МГц (10,0 нс на цикл, задержка запроса 2 цикла). Первый бит будет доступен через 22,5 нс (7,5 нс * 3) на устройстве CL3 и через 20,0 нс (10,0 нс * 2) на устройстве CL2, что демонстрирует преимущество меньшей задержки CAS. Однако при чтении пакета даже из 4 бит побеждает более высокая тактовая частота: 45,0 нс (7,5 * 3 задержка + 7,5 * 3 бита после первого) по сравнению с 50,0 нс (10,0 * 2 задержка + 10,0 * 3 бита после первого)".</quote> Математика проста неправильно, учитывая, что DRAM никогда не доступен по отдельным битам. Наименьшая единица загрузки или выгрузки в DRAM составляет 1 байт (8 бит). Умножение 7,5 нс или 10,0 нс для каждого бита просто смешно. 208.48.228.132 00:04, 22 июля 2006 (UTC) [ ответить ]

Они четко описывают, что происходит на каждом отдельном пине данных. Сколько пинов там и, следовательно, сколько байтов передается параллельно, это несколько оффтопик для этой статьи.

Да, я согласен. Умножать время цикла для каждого бита — это смешно. Это даже не 8 бит, а 64 бита. Шины данных имеют ширину 64 бита. Поэтому, как только задержка CAS возникает для первых 64 бит, каждые последующие 64 бита будут передаваться в каждом цикле шины ввода-вывода (или дважды в случае DDR). Также было бы неплохо упомянуть, какова единица запроса от ЦП — размер строки кэша L2/L3? Так что передачи DRAM говорят о 256 байтах в пакете. Это будет 7,5*3 + 7,5*31 нс; однако, если загрузка находится на выровненной границе, задержка загрузки будет 7,5*3 + время промаха L2 + время промаха L1 + циклы арбитража контроллера памяти/шины. —Предыдущий неподписанный комментарий добавлен 71.66.255.86 (обсуждение) 18:29, 3 августа 2008 (UTC) [ ответить ]

В статье четко говорится " burst ", то есть несколько бит, последовательно доступных на каждой битовой полосе, или несколько слов полной ширины шины. Ширина шины составляет 8 или 16 бит, и существуют (по крайней мере были) также 4- и 32-битные чипы DRAM, но я не помню, были ли они в спецификации JEDEC. Так что burst из 4 на 8-битном устройстве будет считывать 32 бита.

«Burst» на языке DRAM означает выборку более одного раза после получения адресной информации. Ранние технологии памяти требовали адресной информации для каждого чтения. Burst — это оптимизация, которая основана на том факте, что чтения часто являются последовательными. — Предыдущий неподписанный комментарий добавлен 2A00:CA8:A14:6A01:4685:FF:FE33:1E8B ( talk ) 03:32, 8 января 2019 (UTC)[ отвечать ]

OP рассматривает точку зрения с точки зрения одного бита. На практике многие биты (8/байт) возвращаются параллельно, но тайминги для каждого одинаковы. 121.44.212.138 13:55, 3 апреля 2007 (UTC) [ ответить ]

На самом деле - я думаю, что данные считываются СЛОВАМИ, а не байтами, и не битами - но в любом случае - автор имеет в виду тот факт, что большая часть доступа к памяти является последовательной - чтение большого количества *последовательных* байтов, а это означает, что RAS-задачи случаются не так уж часто.

203.206.137.129 12:16, 2 июня 2007 (UTC) [ ответить ]

Хорошо, вот что я знаю о рассматриваемой проблеме. Автор прав в примере 7,5 нс и 10 нс. Вот почему: 1) Хотя биты считываются и записываются наборами по 8 бит или 1 байт, время на бит будет равно этим значениям, поскольку в здравом смысле это нс, а не мс или секунды. 2) Иногда даже в некоторых планках ОЗУ, которые я видел, например, в памяти 8x16 (я думаю, что это была та самая), считывание выполняется наборами по 16 бит или 2 байта. Если я ошибаюсь, кто-нибудь, пожалуйста, поправьте меня. Vedalken 02:26, ​​23 июня 2007 (UTC) [ ответить ]

Я только что купил себе неправильную RAM 3.0 вместо уже установленной 2.5. Теперь я задаюсь вопросом, потому что руководство к материнской плате предлагает иметь одинаковые задержки.

В любом случае должно быть заявление о совместимости между различными задержками. Если есть проблемы с совместимостью, это было бы важно. Хотя я их не испытывал, может быть разница в скорости.

LordManu 04:00, 3 января 2007 (UTC) [ ответить ]

Чувак

Загрузите CPU-Z (бесплатная загрузка) или любую программу, которая считывает "таблицу SPD". Она покажет вам все различные настройки частоты/задержки, которые может использовать каждый модуль. Компьютер будет запускать их все на одной и той же (самой высокой, если в BIOS не установлено иное) частоте. Например, если один модуль имеет частоту 100, 133, 166, а другой - 133, 166, 200; он будет работать на частоте 166 МГц.

Я не могу выполнить компьютерную программу, чтобы ответить на свой вопрос (см. ниже), поскольку мне нужна память для выполнения программы, и мне нужен ответ на мой вопрос, чтобы знать, какую память получить.

Если у кого-то CAS 2.5 на 166 МГц, а у кого-то CAS 3 на 166 МГц, то оба будут работать на 3, но все равно будут работать. Разница практически незаметна.-- KX36 18:10, 29 мая 2007 (UTC) [ ответить ]

Я согласен, что нам нужна практическая информация. Мой компьютер говорит, что использует CL 2.5, но я не уверен, будет ли работать память CL 3 или CL 2. Техническое объяснение интересно, но оно мне не помогает. Так что меня беспокоит не совместимость модулей памяти; меня волнует совместимость модулей памяти с системой. —Предыдущий неподписанный комментарий, добавленный 76.87.181.194 (обсуждение) 07:12, 29 июня 2008 (UTC)[ отвечать ]

Я не инженер, но если правильно помню со времен колледжа, эта аналогия может помочь (пожалуйста, исправьте ошибки).

Предположим, вы учитель, который везет класс на экскурсию. Волшебное транспортное средство, которое отвезет ваш класс, используется всеми школами округа. Существует только односторонняя дорога, которая соединяет все школы, и автобус целый день ездит из одной школы в другую, ожидая, когда ученики заберут его. Получив заказ, он поедет по дороге, минуя другие школы, пока не доберется до вашей. Если он окажется в вашей школе, когда поступит вызов, он может сразу же забрать ваших учеников, но если он только что выехал из вашей школы, ему потребуется время, чтобы проехать весь путь, чтобы вернуться в вашу школу. Полный круг похож на CAS.

Вы можете спросить: «Почему бы просто не остаться в первой школе и не подождать?» Ответ в том, что если вы последняя школа, то всегда потребуется полное время, чтобы доехать до вас. Двигаясь по кругу, транспортное средство обычно будет ближе. Фактически, это будет в среднем половина расстояния до любой школы в любой момент времени. (Есть и другие технические причины, почему это делается таким образом.)

Другие вещи, которые следует учитывать, это скорость шины памяти и ширина шины памяти (размер). Скорость шины памяти подобна ограничению скорости на дороге, а ширина шины памяти подобна количеству мест в автомобиле.

Теперь вернемся к поездке. Машина прибывает в вашу школу. В ней 10 мест, а у вас 50 учеников. 10 садятся в нее и чудесным образом переносятся в пункт назначения. Машина (теперь пустая) продолжает движение в следующую школу. Остальной класс должен ждать возвращения машины.

Теперь, если бы в транспортном средстве было больше мест (Широкий объем памяти автобуса), или оно могло бы двигаться быстрее (Скорость памяти автобуса), или маршрут был бы короче (CAS), ваши ученики могли бы добраться до места назначения быстрее.

Важно помнить, что CAS на самом деле не является расстоянием на дороге. Это число тактов системных часов. Аналогия полезна только для того, чтобы помочь вам наглядно представить, почему CAS — не единственный определяющий фактор скорости памяти. — Предыдущий комментарий без знака был добавлен 157.130.64.90 (обсуждение) 18:02, 6 апреля 2007 (UTC). [ ответить ]

Следует ли писать Trcd, Trp и т. д. заглавными буквами как tRCD, tRP, как указано в статье о задержках SDRAM ? 82.195.186.33 13:10, 23 августа 2007 (UTC) [ ответить ]

Тот, кто опубликовал ошибку, просто неправ. Оригинальный автор прав. Например, с DDR чип на самом деле считывает 64 бита за раз, а не 8 бит, как предполагали некоторые другие.

Когда автор оригинального постера сказал, что 1-й бит будет доступен через 22,5 нс, он имел в виду (и это очевидно), что будут доступны 1-й бит (глубина) x 64 бита в ширину. Когда он сказал 4 бита, он имел в виду, что будут доступны 4-й бит (глубина) x 64 бита в ширину.

Я взял на себя смелость добавить некоторые дополнительные пояснения к статье и удалить вводящий в заблуждение тег раздела. Я редкий редактор и не знаю, требует ли удаление тега консенсуса или нет, но если это так, то я уверен, что кто-то может вернуть его обратно.

—Предыдущий неподписанный комментарий добавлен 72.147.48.164 (обсуждение) 05:01, 11 сентября 2007 (UTC) [ ответить ] 

Таким образом, задержка CAS (CL) — это время (в количестве тактовых циклов), которое проходит между

В каких тактовых циклах? ЦП или ОЗУ?--89.212.75.6 18:36, 2 ноября 2007 (UTC) [ ответить ]

RAM ilovemrdoe 05:29, 30 декабря 2007 г. (UTC)

Для большей части информации нет источников. Так что это чистое мнение. 82.43.183.13 (обсуждение)

Я бы не назвал это мнением, скорее "общим знанием". Но некоторые источники были бы хороши! -ilovemrdoe 05:30, 30 декабря 2007 (UTC)

Согласно оригинальной статье, я полагаю, что даже несмотря на то, что CAS5 является минимальным значением для оперативной памяти DDR3, повышение тактовой частоты в какой-то момент компенсирует разницу в скорости даже при самом небольшом объеме данных?

Как будто DDR2-800 быстрее в 4-4-4-12, но DDR3 может быть быстрее во ВСЕХ ситуациях в 5-5-5-15? Talrinys (обс.) 11:58, 26 января 2008 (UTC) [ ответить ]

Добавление DDR3-1866 между 1600 и 2000 было бы полезно -- Jrshaw ( обсуждение ) 21:19, 16 августа 2012 (UTC) [ ответ ]

Я глупый, или простой совет «чем ниже CAS, тем лучше» прямо противоречит таблице, поскольку чем ниже номер CAS в таблице, тем больше общее время? — Предыдущий неподписанный комментарий, добавленный 86.4.175.44 (обсуждение) 22:49, 4 июня 2008 (UTC) [ ответить ]

Нет, это просто неочевидно. CAS — это количество циклов, необходимых для доступа к памяти. Поскольку скорость (время для каждого цикла) растет быстрее, чем CL, общее время уменьшается. Сравните последние две записи первой таблицы: МГц второй в два раза больше, чем предыдущей (удобно для нашей математики), то есть каждый цикл занимает в два раза меньше времени. Поскольку память 800 МГц использует 5 циклов, менее чем вдвое больше, чем 3, необходимые для памяти 400 МГц, ей требуется немного меньше времени, чем памяти 400 МГц. -- Rindis ( talk ) 19:49, 24 июня 2008 (UTC) [ reply ]

Мой вопрос: почему он лучше? Это кажется довольно субъективным. Например, есть движение за медленную еду, откуда я знаю, что некоторые люди не предпочитают ждать дольше, пока их компьютеры выполнят вычисления? Может быть, «Чем ниже CAS, тем быстрее память?» PS: люди из Slow Computing уже работают над своим официальным сайтом, но они все еще ждут, пока их системы загрузят Dreamweaver... Zedmaster375 2 июля 2008 г. — Предыдущий комментарий был добавлен в 21:56, 2 июля 2008 г. (UTC)[ отвечать ]

Приведенные примеры работают с предположением, что 1 бит помещается на шину в каждом цикле. Шины данных имеют ширину 64 бита. Таким образом, память не передает один бит за каждый цикл шины ввода-вывода — она передает восемь бит. — Предыдущий комментарий без знака добавлен 71.66.255.86 (обсуждение) 18:23, 3 августа 2008 (UTC) [ ответить ]

Пожалуйста, см. примечание выше под названием «Опечатка неверна». — Предыдущий неподписанный комментарий добавлен 66.92.244.66 (обсуждение) 17:49, 25 сентября 2008 (UTC) [ ответить ]

Хорошо, посмотрите, есть ли у вас 8-битная шина - она ​​перемещает 1 байт за кадр. 16-битная шина перемещает слово (двойной байт) за кадр. 32-битная шина - двойное слово за кадр. И, наконец, 64-битная шина перемещает четверное слово за кадр: ЕСЛИ вы не используете 32-битную ОС, в этом случае вы снова возвращаетесь к двойному слову. Это относится к "ШИРОКОМУ" 1-му биту! 2-й бит, 3-й бит относится к последовательной (ширина шины) передаче данных, "ГЛУБОКОЙ". Это в идеальной ситуации, когда передача по адресу модуля памяти находится в начале "Страницы" в памяти. Просто помните, если у вас загружено 256 КБ или 4 ГБ памяти, это последовательная, ОДНА ДЛИННАЯ СТРОКА, как ее видит процессор, а не шахматная доска! Кроме того, начальный адрес может не быть в начале "страницы" в модуле памяти. Просто что-то, что нужно держать в голове. Парень из трубки (обсуждение) 10:29, 14 мая 2009 г.

«В таблице ниже скорости передачи данных указаны в миллионах передач в секунду (МТ/с), а тактовые частоты указаны в МГц, циклах в секунду».

Вышеуказанное предложение ссылается на таблицу и «тактовые частоты». Однако таблица использует «Command rate» в качестве заголовка. Это первое появление термина «команда» в статье. Возможно, скобки или описание, связывающие «command rate» с «тактовой частотой», прояснят использование «Command rate» в таблице. Или, возможно, будет достаточно просто изменить заголовок на «Clock cycle rate»? Andage01 ( обсуждение ) 15:50, 3 июня 2009 (UTC) [ ответить ]

Довольно полная статья, но, похоже, в ней опущены основы для людей, которые просто хотят знать, что это такое и как разобраться в рейтинге CAS. — Предыдущий неподписанный комментарий добавлен 86.148.36.186 (обсуждение) 10:44, 7 сентября 2011 (UTC) [ ответить ]

Примеры таковы:

Например, типичный модуль памяти SDRAM объемом 1 ГиБ может содержать восемь отдельных одногибибитных чипов DRAM, каждый из которых предлагает 128 МБ дискового пространства. Каждый чип разделен внутри на восемь банков по 2 ²⁷ =128 МБ , каждый из которых содержит отдельный массив DRAM. Каждый массив содержит 2 ¹⁴ =16384 строк по 2 ¹³ =8192 бит каждая. Доступ к одному байту памяти (из каждого чипа; всего 64 бита из всего DIMM) осуществляется путем предоставления 3-битного номера банка, 14-битного адреса строки и 10-битного адреса столбца .

Ну, разве не должно это звучать так:

и 13-битный адрес столбца .

Также (я думаю) есть терминологическая несогласованность в использовании слов "модуль", "чип" и "банк" между 1-м разделом (пример выше) и 2-м разделом. А именно, 2-й раздел ( Влияние на скорость доступа к памяти ) начинает свой 2-й абзац с

Поскольку модули памяти имеют несколько внутренних банков , ...

Либо (A) «модули памяти» должны быть «чипами памяти» , либо (B) «банки» должны быть «чипами» . Что это, (A) или (B) (или ни один)? — Предыдущий неподписанный комментарий добавлен 92.37.27.220 (обсуждение) 13:50, 22 июня 2012 (UTC) [ ответить ]

@92.37.27.220: (A), каждый чип имеет несколько внутренних банков. (Это означает, что модули, построенные из чипов, технически тоже имеют их, но я согласен, что это сбивает с толку.) Текст также мог бы быть более понятным, чтобы «банк» и «массив» были синонимами. Что касается количества бит, текст правильный. Каждый столбец составляет 8192 бита. Поскольку каждый чип выводит один 8-битный байт, ему требуется 10 бит адреса столбца, чтобы указать один из 8192/8 = 1024 возможных байтов. 92.119.17.10 ( talk ) 13:15, 13 октября 2020 (UTC) [ ответить ]

может ли кто-нибудь обновить эту таблицу для скоростей dd3: 1866, 2133, 2400, 2666 и, наконец, 2800? 88.102.84.189 ( обсуждение ) 14:50, 4 августа 2013 (UTC) [ ответить ]

Может ли кто-нибудь исправить таблицу для DD2-1066, потому что я добавляю DD2-533 и DDR2-400 в таблицу, а в строке DD2-1066 задержка CAS перемещается, и я не могу это исправить. 186.60.194.94 (обсуждение) 01:07, 10 июня 2015 (UTC) [ ответить ]

Тайминги GDDR5, этот PDF на странице 133: http://www.hynix.com/datasheet/pdf/graphics/H5GQ1H24AFR(Rev1.0).pdf

• CAS = 10,6нс
• tRCD = 12нс
• tRP = 12нс
• tRAS = 28 нс
• tRC = 40нс

Не намного больше по сравнению с DDR3, например, 10%, также может ли кто-нибудь объяснить режимы BURST?, потому что GDDR всегда использует BURST8, а DDR может использовать 0,4,8. В DDR, как все меняется с пакетом? Сколько раз контроллер может менять режимы пакетного режима?

————————Ссылка " http://www.hynix.com/datasheet/pdf/graphics/H5GQ1H24AFR(Rev1.0).pdf" похоже не работает, оригинальный источник все еще доступен? GearsWorker (обсуждение) 09:29, 2 июля 2018 (UTC) [ ответить ]

В футмарке d уравнение (2*CAS Latency) + (N - 1), но использование этого для SDRAM должно дать 40 нс, а не 20 нс. И откуда взялась 2 в этом уравнении??? 2003:E5:1F31:BC27:61D2:2C3C:1B2:4FFD (обсуждение) 03:43, 28 января 2025 (UTC) [ ответить ]