| Название симулятора | Автор/компания | Языки | Описание |
|---|
| Актив-ЛПВП / Ривьера-ПРО | Алдек | VHDL-1987,-1993,-2002,-2008,-2019 V1995, V2001, V2005, SV2009, SV2012, SV2017 | Active-HDL — это симулятор Aldec на базе Windows с полной графической средой ввода и проверки HDL, предназначенный для приложений FPGA и SoC FPGA. Riviera-PRO — это симулятор Aldec на базе Windows/Linux с полной средой проверки, предназначенный для приложений FPGA, SoC FPGA и ASIC. Оба симулятора Aldec являются наиболее экономически эффективными симуляторами в отрасли с расширенными возможностями отладки и высокопроизводительными движками моделирования, поддерживают расширенные методологии проверки, такие как проверка на основе утверждений и UVM. Симуляторы Aldec имеют полную реализацию VHDL-2008 и являются первыми, кто предлагает функции VHDL-2019. У Aldec самый экономически эффективный коммерческий симулятор в отрасли. |
| Эол-DS | Huada Empyrean Software Co., Ltd | V2001 | Aeolus-DS является частью симулятора Aeolus, который предназначен для моделирования цепей со смешанными сигналами. Aeolus-DS поддерживает чистое моделирование Verilog. |
| Хай-Ло | Терадайн | | Использовался в 1980-х годах. |
| Симулятор Incisive Enterprise («большая тройка») | Системы дизайна Cadence | VHDL-1987,-1993,-2002,-2008, V2001, SV2005, SV2009, SV2012, SV2017 | Cadence изначально приобрела Gateway Design, тем самым приобретя Verilog-XL. В ответ на конкуренцию со стороны более быстрых симуляторов Cadence разработала свой собственный симулятор на компилируемом языке, NC-Verilog. Современная версия семейства NCsim, называемая Incisive Enterprise Simulator, включает поддержку Verilog, VHDL и SystemVerilog. Она также обеспечивает поддержку языка верификации e и быстрого ядра симуляции SystemC. |
| Симулятор ISE | Xilinx | VHDL-93, V2001 | Симулятор Xilinx поставляется в комплекте с ISE Design Suite. ISE Simulator (ISim) обеспечивает поддержку моделирования смешанного режима языка, включая, помимо прочего, моделирование проектов, предназначенных для ПЛИС и ПЛИС Xilinx. |
| Симулятор облака метрик | Метрики Технологии | SV2012 | Симулятор SystemVerilog, используемый на облачной платформе Metrics. Включает все стандартные функции современного симулятора SystemVerilog, включая отладку, API, поддержку языка и тестового стенда. |
| ModelSim / Questa ('большая тройка') | Графика наставника | VHDL-1987,-1993,-2002,-2008, V2001, SV2005, SV2009, SV2012, SV2017 | Оригинальный симулятор Modeltech (VHDL) был первым симулятором смешанного языка, способным моделировать объекты дизайна VHDL и Verilog вместе. В 2003 году ModelSim 5.8 стал первым симулятором, начавшим поддерживать функции стандарта Accellera SystemVerilog 3.0. [1] В 2005 году Mentor представил Questa для обеспечения высокопроизводительного моделирования Verilog и SystemVerilog и расширения возможностей верификации до более продвинутых методологий, таких как верификация на основе утверждений и функциональное покрытие. Сегодня Questa является ведущим высокопроизводительным симулятором SystemVerilog и Mixed, поддерживающим полный набор методологий, включая отраслевые стандарты OVM и UVM. ModelSim по-прежнему является ведущим симулятором для проектирования ПЛИС. |
| MPSim | Аксиома Дизайн Автоматизация | V2001, V2005, SV2005, SV2009 | MPsim — это быстро скомпилированный симулятор с полной поддержкой Verilog, SystemVerilog и SystemC. Он включает в себя Designer, интегрированную среду отладки Verilog и SystemVerilog и имеет встроенную поддержку многопроцессорного моделирования. |
| Чистая скорость | Линия фронта | V1995 | Первый симулятор Verilog, доступный в ОС Windows. У симулятора был аналог на основе цикла под названием «CycleDrive». FrontLine был продан Avant! в 1998 году, который позже был приобретен Synopsys в 2002 году. Synopsys прекратила поддержку Purespeed в пользу своего хорошо зарекомендовавшего себя симулятора VCS. |
| Симулятор Quartus II (Qsim) | Альтера | VHDL-1993, V2001, SV2005 | Симулятор Altera в комплекте с программным обеспечением для проектирования Quartus II в версии 11.1 и более поздних. Поддерживает Verilog, VHDL и AHDL . |
| СИЛОСА | Сильвако | V2001 | Как один из недорогих интерпретируемых симуляторов Verilog, Silos III от SimuCad пользовался большой популярностью в 1990-х годах. С приобретением SimuCad компанией Silvaco, Silos стал частью набора инструментов Silvaco EDA. |
| АНАЛОГ VHDL | Симфония ЭДА | VHDL-1993 | Еще один недорогой симулятор VHDL с графическим пользовательским интерфейсом и встроенным просмотрщиком формы сигнала. Их веб-сайт не обновлялся уже довольно давно. Вы больше не можете купить программное обеспечение. Бесплатная версия работает, но вам нужно запросить лицензию по электронной почте. |
| РАЗГРОМИТЬ | Интеграция дельфинов | V1995, V2001, VHDL-1993 | SMASH — это многоязыковой симулятор смешанных сигналов для проектирования ИС или печатных плат. Он использует синтаксис SPICE для аналоговых описаний, Verilog-HDL и VHDL для цифровых, Verilog-A/AMS, VHDL-AMS и ABCD (комбинация SPICE и C) для аналоговых поведенческих и C для алгоритмов DSP. |
| Спидсим | Системы дизайна Cadence | V1995 | Симулятор на основе цикла, изначально разработанный в DEC. Разработчики DEC отделились и основали Quickturn Design Systems. Позже Quickturn был приобретен Cadence, которая прекратила выпуск продукта в 2005 году. Speedsim отличался инновационной архитектурой слотовых бит-слайсов, которая поддерживала моделирование до 32 тестов параллельно. |
| Супер-ФинСим | Финтроник | V2001 | Этот симулятор доступен на нескольких платформах и соответствует стандарту IEEE 1364-2001. |
| ТЕГАС / Texsim | ТЕГАС/КАЛМА/GE | TDL (язык проектирования Tegas) | Впервые описан в статье 1972 года, использовался в 1980-х годах поставщиками ASIC, такими как LSI Logic, GE. |
| VCS («большая тройка») | Синопсис | VHDL-1987,-1993,-2002,-2008, V2001, SV2005, SV2009, SV2012, SV2017 | Первоначально разработанный Джоном Сангинетти, Питером Эйхенбергером и Майклом Макнамарой в рамках стартап-компании Chronologic Simulation, которая была приобретена ViewLogic Systems в 1994 году. ViewLogic был впоследствии приобретен Synopsys в 1997 году. VCS находится в непрерывной активной разработке и является пионером в области моделирования скомпилированного кода, собственного тестового стенда и поддержки SystemVerilog, а также унифицированных технологий компиляции. Сегодня VCS предоставляет комплексную поддержку для всех методов и языков функциональной верификации (включая VHDL, Verilog, SystemVerilog, Verilog AMS, SystemC и C/C++), а также передовых технологий моделирования, включая собственное низкое энергопотребление, x-распространение, анализ недоступности и мелкозернистый параллелизм. |
| Verilogger Extreme / Pro | SynaptiCAD | V2001, V1995 | Verilogger Pro — это недорогой интерпретируемый симулятор на основе кодовой базы VeriWell Эллиота Медника. Verilogger Extreme — это более новый симулятор с компилированным кодом, совместимый с Verilog-2001 и намного более быстрый, чем Pro. |
| Verilog-XL | Системы дизайна Cadence | V1995 | Оригинальный симулятор Verilog, Verilog-XL от Gateway Design, был первым (и единственным, на какое-то время) симулятором Verilog, который был квалифицирован для одобрения ASIC (валидации). После его приобретения Cadence Design Systems, Verilog-XL изменился очень мало за эти годы, сохранив интерпретируемый языковой движок и заморозив языковую поддержку на Verilog-1995. Cadence рекомендует Incisive Enterprise Simulator для новых проектов проектирования, поскольку XL больше не получает активной разработки. Тем не менее, XL продолжает находить применение в компаниях с большими кодовыми базами устаревшего Verilog. Многие ранние кодовые базы Verilog будут правильно моделировать только в Verilog-XL из-за различий в реализации языка других симуляторов. |
| Веритак | Системы Сугавара | V2001 | Он недорогой и работает только на базе Windows. Он может похвастаться встроенным просмотрщиком формы волны и быстрым выполнением. |
| Симулятор Xilinx (XSIM) | Xilinx | VHDL-1993,-2002 (подмножество),-2008 (подмножество), [2] V2001, V2005, SV2009, SV2012, SV2017 | Xilinx Simulator (XSIM) входит в состав пакета проектирования Vivado . Это компилируемый симулятор, который поддерживает смешанное языковое моделирование с языками Verilog, SystemVerilog, VHDL и SystemC. Он поддерживает стандартные инструменты отладки, такие как пошаговый код, точки останова, перекрестное зондирование, зонды значений, стек вызовов и окно локальных переменных. Просмотрщик формы сигнала в Xilinx Simulator поддерживает функции виртуальной шины, группировки сигналов, аналогового представления и просмотра протоколов. Он также поддерживает UVM 1.2 и функциональное покрытие для расширенной проверки. Он поддерживает как графический интерфейс, так и пакетный режим через скрипт TCL и позволяет моделировать зашифрованные IP-адреса. Xilinx Simulator поддерживает интерфейс прямого программирования SystemVerilog (DPI) и интерфейс симулятора Xilinx (XSI) для подключения модели C/C++ к симулятору Xilinx. |
| Z01X | WinterLogic (приобретена Synopsys в 2016 году) | V2001, SV2005 | Разработан как имитатор неисправностей, но может также использоваться как логический имитатор. |
