Схема, нечувствительная к задержкам

This article needs additional citations for verification. Please help improve this article by adding citations to reliable sources. Unsourced material may be challenged and removed. Find sources: "Delay insensitive circuit" – news · newspapers · books · scholar · JSTOR (July 2009) (Learn how and when to remove this message)

Нечувствительная к задержкам схема — это тип асинхронной схемы , которая выполняет цифровую логическую операцию, часто внутри чипа вычислительного процессора. Вместо использования тактовых сигналов или других глобальных сигналов управления , последовательность вычислений в нечувствительной к задержкам схеме определяется потоком данных.

Данные передаются от одного элемента схемы к другому с помощью «рукопожатий» или последовательностей переходов напряжения для указания готовности к приему данных или готовности предложить данные. Обычно входы модуля схемы указывают на свою готовность к приему, что «подтверждается» подключенным выходом путем отправки данных (закодированных таким образом, что получатель может напрямую определить их действительность ^[1] ), и как только эти данные будут безопасно получены, получатель явно подтвердит их, позволяя отправителю удалить данные, тем самым завершая рукопожатие и позволяя передать другие данные.

В схеме, нечувствительной к задержке, нет необходимости предоставлять тактовый сигнал для определения времени начала вычисления. Вместо этого поступление данных на вход подсхемы запускает вычисление. Следовательно, следующее вычисление может быть инициировано немедленно после завершения результата первого вычисления.

Главным преимуществом таких схем является их способность оптимизировать обработку действий, которые могут занимать произвольные периоды времени в зависимости от данных или запрашиваемой функции. Примером процесса с переменным временем завершения может быть математическое деление или восстановление данных, где такие данные могут находиться в кэше .

Класс Delay-Insensitive (DI) является наиболее надежным из всех моделей задержки асинхронной схемы . Он не делает никаких предположений о задержке проводов или вентилей. В этой модели все переходы на вентилях или проводах должны быть подтверждены перед повторным переходом. Это условие предотвращает возникновение невидимых переходов. В схемах DI любой переход на входе вентиля должен быть виден на выходе вентиля, прежде чем будет разрешено последующее перемещение на этом входе. Это заставляет некоторые входные состояния или последовательности становиться незаконными. Например, вентили OR никогда не должны переходить в состояние, когда оба входа равны одному, так как вход и выход из этого состояния не будут видны на выходе вентиля. Хотя эта модель очень надежна, никакие практические схемы невозможны из-за отсутствия выражаемых условных операторов в схемах DI. ^[2] Вместо этого модель Quasi-Delay-Insensitive является наименьшей компромиссной моделью, которая все еще способна генерировать полезные вычислительные схемы. По этой причине схемы часто неправильно называют нечувствительными к задержкам, когда они являются квазичувствительными к задержкам.

• самосинхронизирующийся сигнал
• устойчивая к задержкам сеть

• «Коды, нечувствительные к задержкам — обзор» Тома Верхоффа
• «TITAC: Разработка микропроцессора, нечувствительного к квазизадержкам» Такаши Нанья и др., 1994 г.
• «Предложение о квазинечувствительной к задержкам шине для асинхронных систем» Педро А. Молина и Питер Й. К. Ченг, 1997 г.
• «Квази-нечувствительные к задержкам схемы являются полными по Тьюрингу» Манохар, Раджит и Мартин, Ален Дж. (1995)
• «EDIS, Энциклопедия систем, нечувствительных к задержкам» под редакцией Тома Верхоффа