С-замедление
C-slow retiming — это метод, используемый совместно с retiming для улучшения пропускной способности цифровой схемы . Каждый регистр в схеме заменяется набором регистров C (последовательно). Это создает схему с независимыми потоками C , как если бы новая схема содержала C копий исходной схемы. Одно вычисление исходной схемы занимает в C раз больше тактов для вычисления в новой схеме. C-slowing само по себе увеличивает задержку , но пропускная способность остается прежней.
Увеличение количества регистров позволяет оптимизировать схему посредством повторной синхронизации для уменьшения тактового периода схемы. В лучшем случае тактовый период может быть уменьшен в C раз . Уменьшение тактового периода схемы уменьшает задержку и увеличивает пропускную способность. Таким образом, для вычислений, которые могут быть многопоточными, сочетание C-замедления с повторной синхронизацией может увеличить пропускную способность схемы с небольшим или, в лучшем случае, без увеличения задержки.
Поскольку регистры в ПЛИС относительно многочисленны , этот метод обычно применяется к схемам, реализованным с помощью ПЛИС.
Смотрите также
Ресурсы
- Справочник по высокопроизводительному проектированию архитектуры Intel® Hyperflex™ § 2.4.1.2. Мультиплексирование во временной области на машине Wayback (архивировано 12.06.2024)
- PipeRoute: Маршрутизатор с поддержкой конвейеризации для реконфигурируемых архитектур
- Простая симметричная многопоточность в ПЛИС Xilinx
- Последующее размещение C-Slow Retiming для Xilinx Virtex (.ppt)
- Последующее размещение C-Slow Retiming для Xilinx Virtex (.pdf)
- Исследование конвейерных соединений ПЛИС в стиле RaPiD
- Эффективное по времени и площади сопоставление образов на ПЛИС
 | Эта статья по информатике — заглушка . Вы можете помочь Википедии, расширив ее. |
