ARM Cortex-M

ARM Cortex-M — это группа 32-битных ядер RISC- процессора ARM , лицензированных ARM Limited . Эти ядра оптимизированы для недорогих и энергоэффективных интегральных схем, которые были встроены в десятки миллиардов потребительских устройств. ^[1] Хотя они чаще всего являются основным компонентом микросхем микроконтроллеров , иногда их встраивают и в другие типы микросхем. Семейство Cortex-M состоит из Cortex-M0, ^[2] Cortex-M0+, ^[3] Cortex-M1, ^[4] Cortex-M3, ^[5] Cortex-M4, ^[6] Cortex-M7, ^[7 ] Cortex-M23, ^[8] Cortex-M33, ^[9] Cortex-M35P, ^[10] Cortex-M52, ^[11] Cortex-M55, ^[12] Cortex-M85. ^[13] Опция блока с плавающей точкой (FPU) доступна для ядер Cortex-M4 / M7 / M33 / M35P / M52 / M55 / M85, и когда эти ядра включены в кремний, они иногда называются «Cortex-MxF», где «x» — это вариант ядра.

Семейство ARM Cortex-M — это ядра микропроцессоров ARM, которые предназначены для использования в микроконтроллерах , ASIC , ASSP , FPGA и SoC . Ядра Cortex-M обычно используются в качестве специализированных микроконтроллерных чипов, но также «скрыты» внутри чипов SoC в качестве контроллеров управления питанием, контроллеров ввода-вывода, системных контроллеров, контроллеров сенсорных экранов, контроллеров интеллектуальных батарей и контроллеров датчиков.

Главное отличие от ядер Cortex-A заключается в том, что ядра Cortex-M не имеют блока управления памятью (MMU) для виртуальной памяти , который считается необходимым для «полноценных» операционных систем . Программы Cortex-M вместо этого запускаются на «голом железе» или на одной из многочисленных операционных систем реального времени , которые поддерживают Cortex-M .

Хотя 8-битные микроконтроллеры были очень популярны в прошлом, Cortex-M медленно отвоевывает 8-битный рынок, поскольку цены на недорогие чипы Cortex-M снижаются. Cortex-M стали популярной заменой 8-битных чипов в приложениях, которые используют 32-битные математические операции, и заменяют старые ядра ARM, такие как ARM7 и ARM9 .

ARM Limited не производит и не продает процессорные устройства на основе собственных разработок, а лицензирует архитектуру процессора заинтересованным сторонам. Arm предлагает различные условия лицензирования, различающиеся по стоимости и поставляемым продуктам. Всем лицензиатам Arm предоставляет интегрируемое аппаратное описание ядра ARM, а также полный набор инструментов для разработки программного обеспечения и право продавать изготовленный кремний, содержащий процессор ARM.

Производители интегрированных устройств (IDM) получают IP процессора ARM в виде синтезируемого RTL (написанного на Verilog ). В этой форме они имеют возможность выполнять оптимизации и расширения на уровне архитектуры. Это позволяет производителю достигать индивидуальных целей проектирования, таких как более высокая тактовая частота, очень низкое энергопотребление, расширения набора инструкций (включая плавающую точку), оптимизация размера, поддержка отладки и т. д. Чтобы определить, какие компоненты были включены в конкретный чип ЦП ARM, обратитесь к техническому описанию производителя и соответствующей документации.

Некоторые варианты кремния для ядер Cortex-M:

• Таймер SysTick: 24-битный системный таймер, который расширяет функциональность как процессора, так и контроллера вложенных векторных прерываний (NVIC). При наличии он также обеспечивает дополнительное настраиваемое приоритетное прерывание SysTick. ^{[14] [15] [16]} Хотя таймер SysTick является необязательным для M0/M0+/M1/M23, крайне редко можно найти микроконтроллер Cortex-M без него. Если микроконтроллер Cortex-M33/M35P/M52/M55/M85 имеет опцию Security Extension, то он опционально может иметь два SysTick (один Secure, один Non-secure).
• Bit-Band: отображает полное слово памяти на один бит в области bit-band. Например, запись в псевдоним слова установит или очистит соответствующий бит в области bit-band. Это позволяет каждому отдельному биту в области bit-band быть напрямую доступным из выровненного по слову адреса. В частности, отдельные биты могут быть установлены, очищены или переключены из C/C++ без выполнения последовательности инструкций чтения-изменения-записи. ^{[14] [15] [16]} Хотя bit-band является необязательным, реже можно найти микроконтроллеры Cortex-M3 и Cortex-M4 без него. Некоторые микроконтроллеры Cortex-M0 и Cortex-M0+ имеют bit-band.
• Memory Protection Unit (MPU): Обеспечивает поддержку защиты областей памяти посредством применения правил привилегий и доступа. Поддерживает до шестнадцати различных областей, каждая из которых может быть разделена на подобласти равного размера. ^{[14] [15] [16]}
• Tightly-Coupled Memory (TCM): SRAM с малой задержкой (нулевое состояние ожидания ) , которая может использоваться для хранения стека вызовов , структур управления RTOS, структур данных прерываний, кода обработчика прерываний и критичного к скорости кода. Помимо кэша ЦП , TCM является самой быстрой памятью в микроконтроллере ARM Cortex-M. Поскольку TCM не кэшируется и не доступна с той же скоростью, что и процессор и кэш, ее можно концептуально описать как «адресуемый кэш». Существуют ITCM (TCM инструкций) и DTCM (TCM данных), позволяющие процессору с архитектурой Гарварда одновременно считывать данные из обоих. DTCM не может содержать никаких инструкций, но ITCM может содержать данные. Поскольку TCM тесно связан с ядром процессора, механизмы DMA могут не иметь возможности доступа к TCM в некоторых реализациях.

• Примечание: большинство чипов Cortex-M3 и M4 имеют бит-полосу и MPU. Опция бит-полосы может быть добавлена ​​к M0/M0+ с помощью набора Cortex-M System Design Kit. ^[28]
• Примечание: программное обеспечение должно проверять наличие каждой функции перед попыткой ее использования. ^[16]
• Примечание: ограниченная общедоступная информация о Cortex-M35P будет доступна до тех пор, пока не будет выпущено его техническое справочное руководство .

Дополнительные варианты кремния: ^{[14] [15]}

• Порядок данных: Little-endian или big-endian. В отличие от устаревших ядер ARM, Cortex-M постоянно зафиксирован в кремнии как один из этих вариантов.
• Прерывания: от 1 до 32 (M0/M0+/M1), от 1 до 240 (M3/M4/M7/M23), от 1 до 480 (M33/M35P/M52/M55/M85).
• Контроллер прерывания пробуждения: опционально.
• Регистр смещения векторной таблицы: необязательно (недоступно для M0).
• Ширина выборки инструкций: только 16 бит или в основном 32 бита.
• Поддержка пользователей/привилегий: необязательно.
• Сбросить все регистры: необязательно.
• Одноцикловый порт ввода-вывода: опционально. (M0+/M23).
• Порт отладочного доступа (DAP): нет, SWD , JTAG и SWD. (опционально для всех ядер Cortex-M)
• Остановка поддержки отладки: необязательно.
• Количество компараторов контрольных точек: от 0 до 2 (M0/M0+/M1), от 0 до 4 (M3/M4/M7/M23/M33/M35P/M52/M55/M85).
• Количество компараторов точек останова: от 0 до 4 (M0/M0+/M1/M23), от 0 до 8 (M3/M4/M7/M33/M35P/M52/M55/M85).

Cortex-M0 / M0+ / M1 реализуют архитектуру ARMv6-M , ^[14] Cortex-M3 реализует архитектуру ARMv7-M , ^[15] Cortex-M4 / Cortex-M7 реализует архитектуру ARMv7E-M , ^[15] Cortex-M23 / M33 / M35P реализуют архитектуру ARMv8-M , ^[30] а Cortex-M52 / M55 / M85 реализует архитектуру ARMv8.1-M . ^[30] Архитектуры имеют двоичную совместимость инструкций от ARMv6-M до ARMv7-M и до ARMv7E-M. Двоичные инструкции, доступные для Cortex-M0 / Cortex-M0+ / Cortex-M1, могут выполняться без изменений на Cortex-M3 / Cortex-M4 / Cortex-M7. Двоичные инструкции, доступные для Cortex-M3, могут выполняться без изменений на Cortex-M4 / Cortex-M7 / Cortex-M33 / Cortex-M35P. ^{[14] [15]} В архитектурах Cortex-M поддерживаются только наборы инструкций Thumb-1 и Thumb-2; устаревший 32-битный набор инструкций ARM не поддерживается.

Все ядра Cortex-M реализуют общее подмножество инструкций, которое состоит из большинства Thumb-1, некоторых Thumb-2, включая 32-битный результат умножения. Cortex-M0 / Cortex-M0+ / Cortex-M1 / Cortex-M23 были разработаны для создания наименьшего кремниевого кристалла, таким образом, имеющего наименьшее количество инструкций семейства Cortex-M.

Cortex-M0 / M0+ / M1 включают инструкции Thumb-1, за исключением новых инструкций (CBZ, CBNZ, IT), которые были добавлены в архитектуре ARMv7-M. Cortex-M0 / M0+ / M1 включают небольшое подмножество инструкций Thumb-2 (BL, DMB, DSB, ISB, MRS, MSR). ^[14] Cortex-M3 / M4 / M7 / M33 / M35P имеют все базовые инструкции Thumb-1 и Thumb-2. Cortex-M3 добавляет три инструкции Thumb-1, все инструкции Thumb-2, аппаратное целочисленное деление и инструкции арифметики насыщения . Cortex-M4 добавляет инструкции DSP и дополнительный блок с плавающей точкой одинарной точности (VFPv4-SP). Cortex-M7 добавляет дополнительный блок FPU двойной точности (VFPv5). ^{[22] [15]} Cortex-M23 / M33 / M35P / M52 / M55 / M85 добавляют инструкции TrustZone .

• Примечание: Количество циклов задержки прерывания предполагает: 1) стек, расположенный в ОЗУ с нулевым состоянием ожидания, 2) другую функцию прерывания, которая в данный момент не выполняется, 3) Опция Security Extension не существует, поскольку она добавляет дополнительные циклы. Ядра Cortex-M с архитектурой компьютера Гарварда имеют более короткую задержку прерывания, чем ядра Cortex-M с архитектурой компьютера Фон Неймана.
• Примечание: серия Cortex-M включает три новые 16-битные инструкции Thumb-1 для режима сна: SEV, WFE, WFI.
• Примечание: Cortex-M0 / M0+ / M1 не включает в себя следующие 16-битные инструкции Thumb-1 : CBZ, CBNZ, IT. ^{[14] [15]}
• Примечание: Cortex-M0 / M0+ / M1 включают только следующие 32-битные инструкции Thumb-2 : BL, DMB, DSB, ISB, MRS, MSR. ^{[14] [15]}
• Примечание: Cortex-M0 / M0+ / M1 / ​​M23 имеет только 32-битные инструкции умножения с младшим 32-битным результатом (32 бит × 32 бита = младшие 32 бита), тогда как Cortex-M3 / M4 / M7 / M33 / M35P включает дополнительные 32-битные инструкции умножения с 64-битными результатами (32 бит × 32 бита = 64 бита). Cortex-M4 / M7 (опционально M33 / M35P) включает инструкции DSP для (16 бит × 16 бит = 32 бита), (32 бит × 16 бит = старшие 32 бита), (32 бит × 32 бита = старшие 32 бита) умножений. ^{[14] [15]}
• Примечание: Количество циклов для выполнения инструкций умножения и деления различается в зависимости от конструкции ядра ARM Cortex-M. Некоторые ядра имеют опцию кремния для выбора высокой скорости или малого размера (низкой скорости), поэтому ядра имеют возможность использовать меньше кремния с недостатком большего количества циклов. Прерывание, возникающее во время выполнения инструкции деления или медленной итеративной инструкции умножения, заставит процессор отказаться от инструкции, а затем перезапустить ее после возврата прерывания.
  • Инструкции умножения «32-битный результат» – Cortex-M0/M0+/M23 – это 1 или 32-тактный вариант кремния, Cortex-M1 – это 3 или 33-тактный вариант кремния, Cortex-M3/M4/M7/M33/M35P – это 1-тактный вариант.
  • Умножение инструкций «64-битный результат» – Cortex-M3 составляет 3–5 тактов (в зависимости от значений), Cortex-M4/M7/M33/M35P – 1 такт.
  • Разделение инструкций – Cortex-M3/M4 составляет 2–12 циклов (в зависимости от значений), Cortex-M7 составляет 3–20 циклов (в зависимости от значений), Cortex-M23 составляет 17 или 34 цикла (опция), Cortex-M33 составляет 2–11 циклов (в зависимости от значений), Cortex-M35P будет определен позднее.
• Примечание: Некоторые ядра Cortex-M имеют кремниевые опции для различных типов блоков с плавающей точкой ( FPU ). Cortex-M55 / M85 имеет опцию для половинной точности ( HP ), Cortex-M4 / M7 / M33 / M35P / M52 / M55 / M85 имеет опцию для одинарной точности ( SP ), Cortex-M7 / M52 / M55 / M85 имеет опцию для двойной точности ( DP ). Когда включен FPU, ядро ​​иногда называют «Cortex-MxF», где «x» — это вариант ядра, например, Cortex-M4 F. [ ^{14] [15]}

• Примечание: MOVW — это псевдоним, означающий 32-битную «широкую» инструкцию MOV.
• Примечание: BW — это безусловный переход на большие расстояния (по кодировке, принципу действия и диапазону аналогичен BL, за исключением настройки регистра LR).
• Примечание: для Cortex-M1 существуют инструкции WFE/WFI/SEV, но они выполняются как инструкции NOP.
• Примечание: инструкции FPU половинной точности (HP) действительны в Cortex-M52 / M55 / M85 только при наличии опции HP FPU в кремнии.
• Примечание: инструкции FPU с одинарной точностью (SP) действительны в Cortex-M4 / M7 / M33 / M35P / M52 / M55 / M85 только при наличии опции SP FPU в кремнии.
• Примечание: инструкции FPU двойной точности (DP) действительны в Cortex-M7 / M52 / M55 / M85 только при наличии опции DP FPU в кремнии.

Архитектура ARM для серии ARM Cortex-M удалила некоторые функции старых ядер: ^{[14] [15]}

• 32-битный набор инструкций ARM не включен в ядра Cortex-M.
• Выбор порядка следования байтов осуществляется при кремниевой реализации ядер Cortex-M. Устаревшие ядра позволяли изменять режим порядка следования байтов «на лету» .
• Сопроцессоры не поддерживались на ядрах Cortex-M, пока кремниевая опция не была вновь введена в «ARMv8-M Mainline» для ядер ARM Cortex-M33/M35P.

Возможности 32-битного набора инструкций ARM во многом дублируются наборами инструкций Thumb-1 и Thumb-2, но некоторые функции ARM не имеют аналогичной функции:

• Инструкции ARM SWP и SWPB (поменять местами) не имеют аналогичной функции в Cortex-M.

Набор 16-битных инструкций Thumb-1 со временем эволюционировал с момента его первого выпуска в устаревших ядрах ARM7T с архитектурой ARMv4T. Новые инструкции Thumb-1 добавлялись по мере выпуска каждой устаревшей архитектуры ARMv5 / ARMv6 / ARMv6T2. Некоторые 16-битные инструкции Thumb-1 были удалены из ядер Cortex-M:

• Инструкция "BLX <immediate>" не существует, поскольку она использовалась для переключения с набора инструкций Thumb-1 на ARM. Инструкция "BLX <register>" все еще доступна в Cortex-M.
• SETEND не существует, поскольку оперативное переключение режима порядка байтов больше не поддерживается.
• Инструкции сопроцессора не поддерживались на ядрах Cortex-M, пока кремниевая опция не была вновь введена в «ARMv8-M Mainline» для ядер ARM Cortex-M33/M35P.
• Инструкция SWI была переименована в SVC, хотя двоичное кодирование инструкции осталось прежним. Однако код обработчика SVC отличается от кода обработчика SWI из-за изменений в моделях исключений.

Ядро Cortex-M0 оптимизировано для небольших размеров кремниевых кристаллов и использования в самых недорогих чипах. ^[2]

Ключевые особенности ядра Cortex-M0: ^[17]

• Архитектура ARMv6-M ^[14]
• 3-х ступенчатый трубопровод
• Наборы инструкций:
  • Большой палец 1 (большинство), отсутствует CBZ, CBNZ, IT
  • Thumb-2 (некоторые), только BL, DMB, DSB, ISB, MRS, MSR
  • 32-битное аппаратное целочисленное умножение с 32-битным результатом
• От 1 до 32 прерываний , плюс NMI

Варианты кремния:

• Скорость аппаратного целочисленного умножения: 1 или 32 цикла.

На базе ядра Cortex-M0 построены следующие микроконтроллеры:

• АБОВ AC30M1x64
• Кипарис PSoC 4000, 4100, 4100M, 4200, 4200DS, 4200L, 4200M
• Infineon XMC1100 , XMC1200, XMC1300, XMC1400, TLE984x
• Диалог DA1458x, DA1468x
• Нордик nRF51
• NXP LPC1100 , LPC1200
• Нувотон НуМикро
• Соникс SN32F700
• СТ STM32 F0
• Тошиба TX00
• Vorago VA10800 (экстремально-температурный), VA10820 (радиационно-стойкий)

Следующие чипы имеют Cortex-M0 в качестве вторичного ядра:

• NXP LPC4300 (один Cortex-M4F + один Cortex-M0)
• Микроконтроллеры SimpleLink Wireless от Texas Instruments CC1310 и CC2650 (один программируемый процессор Cortex-M3 + один сетевой процессор Cortex-M0 + один фирменный контроллер датчиков)

Cortex-M0+ — это оптимизированный надмножество Cortex-M0. Cortex-M0+ имеет полную совместимость набора инструкций с Cortex-M0, что позволяет использовать тот же компилятор и отладочные инструменты. Конвейер Cortex-M0+ был сокращен с 3 до 2 этапов, что снижает энергопотребление и увеличивает производительность (более высокий средний IPC из-за ветвлений, занимающих на один цикл меньше). В дополнение к функциям отладки в существующем Cortex-M0, к Cortex-M0+ может быть добавлена ​​кремниевая опция, называемая буфером микротрассировки (MTB), которая обеспечивает простой буфер трассировки инструкций. Cortex-M0+ также получил функции Cortex-M3 и Cortex-M4, которые могут быть добавлены как кремниевые опции, такие как блок защиты памяти (MPU) и перемещение векторной таблицы. ^[18]

Ключевые особенности ядра Cortex-M0+: ^[18]

• Архитектура ARMv6-M ^[14]
• 2-ступенчатый конвейер (на один меньше, чем Cortex-M0)
• Наборы инструкций: (такие же, как у Cortex-M0)
  • Большой палец 1 (большинство), отсутствует CBZ, CBNZ, IT
  • Thumb-2 (некоторые), только BL, DMB, DSB, ISB, MRS, MSR
  • 32-битное аппаратное целочисленное умножение с 32-битным результатом
• От 1 до 32 прерываний , плюс NMI

Варианты кремния:

• Скорость аппаратного целочисленного умножения: 1 или 32 цикла
• 8-региональный блок защиты памяти (MPU) (такой же, как у M3 и M4)
• Перемещение векторной таблицы (аналогично M3, M4)
• Одноцикловый порт ввода-вывода (доступен в M0+/M23)
• Микробуфер трассировки (MTB) (доступен в M0+/M23/M33/M35P)

На базе ядра Cortex-M0+ построены следующие микроконтроллеры:

• ABOV Полупроводник A31G11x, A31G12x, A31G314
• Кипарис PSoC 4000S, 4100S, 4100S+, 4100PS, 4700S, FM0+
• Эпсон S1C31W74, S1C31D01, S1C31D50
• Холтек HT32F52000
• Микрочип SAM C2, D0, D1, D2, DA, L2, R2, R3; и PIC32CM JH и MC ^[31]
• NXP LPC800 , LPC11E60, LPC11U60
• NXP ( Freescale ) Kinetis E, EA, L, M, V1, W0, S32K11x
• Raspberry Pi RP2040 (два ядра M0+)
• Ренесас S124, S128, RE, RE01
• Silicon Labs ( Energy Micro ) EFM32 Zero, Happy
• ST STM32 L0 , G0 , C0 , WL (один Cortex-M4 + один Cortex-M0+)

Следующие чипы имеют Cortex-M0+ в качестве вторичного ядра:

• Cypress PSoC 6200 (один Cortex-M4F + один Cortex-M0+)
• ST WB (один Cortex-M4F + один Cortex-M0+)

Самые маленькие микроконтроллеры ARM относятся к типу Cortex-M0+ (по состоянию на 2014 год наименьшим размером 1,6 мм на 2 мм в корпусе размером с чип является Kinetis KL03). ^[32]

21 июня 2018 года был анонсирован « самый маленький в мире компьютер » или компьютерное устройство на базе ARM Cortex-M0+ (включая оперативную память и беспроводные передатчики и приемники на основе фотоэлектрических элементов ) исследователями из Мичиганского университета на симпозиуме по технологиям и схемам СБИС 2018 года с докладом «Беспроводная и безбатарейная сенсорная система размером 0,04 мм ³ 16 нВт со встроенным процессором Cortex-M0+ и оптической связью для измерения температуры в сотовой сети». Устройство составляет одну десятую размера компьютера IBM, который ранее был объявлен мировым рекордом по размеру, выпущенного несколько месяцев назад в марте 2018 года, что меньше крупинки соли.

Cortex-M1 — это оптимизированное ядро, специально разработанное для загрузки в микросхемы FPGA . ^[4]

Ключевые особенности ядра Cortex-M1: ^[19]

• Архитектура ARMv6-M ^[14]
• 3-х ступенчатый трубопровод .
• Наборы инструкций:
  • Большой палец 1 (большинство), отсутствуют CBZ, CBNZ, IT.
  • Thumb-2 (некоторые), только BL, DMB, DSB, ISB, MRS, MSR.
  • 32-битное аппаратное целочисленное умножение с 32-битным результатом.
• От 1 до 32 прерываний , плюс NMI .

Варианты кремния:

• Скорость аппаратного целочисленного умножения: 3 или 33 цикла.
• Дополнительная сильносвязанная память (TCM): от 0 до 1 МБ инструкций-TCM, от 0 до 1 МБ данных-TCM, каждая с опциональным ECC.
• Внешние прерывания: 0, 1, 8, 16, 32.
• Отладка: отсутствует, сокращенная, полная.
• Порядок байтов в данных: прямой порядок байтов или BE-8 прямой порядок байтов.
• Расширение ОС: присутствует или отсутствует.

Следующие поставщики поддерживают Cortex-M1 в качестве программных ядер на своих чипах FPGA:

• Альтера Циклон-II, Циклон-III, Стратикс-II, Стратикс-III
• ГОВИН М1 ^[33]
• Actel / Microsemi / Microchip Fusion, IGLOO/e, ProASIC3L, ProASIC3/E
• Xilinx Spartan-3, Virtex-2, Virtex-3, Virtex-4, Artix-7 ^[34]

Ключевые особенности ядра Cortex-M3: ^{[20] [35]}

• Архитектура ARMv7-M ^[15]
• 3-ступенчатый конвейер с отраслевой спекуляцией .
• Наборы инструкций:
  • Большой палец-1 (целый).
  • Большой палец-2 (целый).
  • 32-битное аппаратное целочисленное умножение с 32-битным или 64-битным результатом, со знаком или без знака, сложение или вычитание после умножения. 32-битное умножение занимает 1 цикл, но 64-битное умножение и инструкции MAC требуют дополнительных циклов.
  • 32-битное аппаратное целочисленное деление (2–12 циклов).
  • поддержка арифметики насыщения .
• От 1 до 240 прерываний , плюс NMI .
• Задержка прерывания 12 циклов.
• Интегрированные режимы сна.

Варианты кремния:

• Дополнительный блок защиты памяти (MPU): 0 или 8 регионов.

На базе ядра Cortex-M3 построены следующие микроконтроллеры:

• АБОВ AC33Mx128, AC33Mx064
• Actel / Microsemi / Microchip SmartFusion, SmartFusion 2 (ПЛИС)
• Аналоговые устройства ADUCM360, ADUCM361, ADUCM3029
• Чип Broadcom Wi-Fi BCM4319XKUBG
• Кипарис PSoC 5000, 5000LP, FM3
• Холтек HT32F
• Infineon TLE9860, TLE987x
• Микрочип (Atmel) SAM 3A, 3N, 3S, 3U, 3X
• NXP LPC1300 , LPC1700 , LPC1800
• НА Q32M210
• Realtek RTL8710
• Silicon Labs Precision32
• Silicon Labs ( Energy Micro ) EFM32 Tiny, Gecko, Leopard, Giant
• ST STM32 F1, F2, L1, W
• TDK-Micronas HVC4223F
• Texas Instruments F28, LM3, TMS470, OMAP 4 , SimpleLink Wireless MCUs (CC1310 Sub-GHz и CC2650 BLE + ZigBee + 6LoWPAN )
• Тошиба TX03
• движение разума движение разума MM32

Следующие чипы имеют Cortex-M3 в качестве вторичного ядра:

• Apple A9 (Cortex-M3 как интегрированный сопроцессор движения M9 )
• CSR Quatro 5300 (Cortex-M3 в качестве сопроцессора)
• Samsung Exynos 7420 (Cortex-M3 как микроконтроллер DVS ) ^[36]
• Texas Instruments F28, LM3, TMS470, OMAP 4470 (один Cortex-A9 + два Cortex-M3)
• XMOS XS1-XA (семь xCORE + один Cortex-M3)

Следующие ПЛИС включают в себя ядро ​​Cortex-M3:

• Микросхема-на-кристалле SmartFusion2

Следующие поставщики поддерживают Cortex-M3 в качестве программных ядер на своих чипах FPGA:

• Альтера Циклон-II, Циклон-III, Стратикс-II, Стратикс-III
• Xilinx Spartan-3, Virtex-2, Virtex-3, Virtex-4, Artix-7 ^[37]

Концептуально Cortex-M4 — это Cortex-M3 плюс инструкции DSP и опциональный блок с плавающей точкой (FPU). Ядро с FPU известно как Cortex-M4F.

Ключевые особенности ядра Cortex-M4: ^[21]

• Архитектура ARMv7E-M ^[15]
• 3-ступенчатый конвейер с отраслевой спекуляцией .
• Наборы инструкций:
  • Большой палец-1 (целый).
  • Большой палец-2 (целый).
  • 32-битное аппаратное целочисленное умножение с 32-битным или 64-битным результатом, со знаком или без знака, сложение или вычитание после умножения. 32-битное умножение и MAC занимают 1 цикл.
  • 32-битное аппаратное целочисленное деление (2–12 циклов).
  • Поддержка арифметики насыщения .
  • Расширение DSP: однотактный 16/32-битный MAC , однотактный двойной 16-битный MAC, 8/16-битная арифметика SIMD .
• От 1 до 240 прерываний , плюс NMI .
• Задержка прерывания 12 циклов.
• Интегрированные режимы сна.

Варианты кремния:

• Дополнительный блок с плавающей точкой (FPU): только одинарная точность, совместимая с IEEE-754 . Называется расширением FPv4-SP.
• Дополнительный блок защиты памяти (MPU): 0 или 8 областей.

На базе ядра Cortex-M4 построены следующие микроконтроллеры:

• Аналоговые устройства ADSP-CM40x
• Микрочип (Atmel) SAM 4L, 4N, 4S
• NXP ( Freescale ) Kinetis K, W2
• ST ( STM32 ) WL (один Cortex-M4 + один Cortex-M0+)
• Texas Instruments SimpleLink Wi-Fi CC32xx, CC32xxMOD

На базе ядра Cortex-M4F (M4 + FPU ) построены следующие микроконтроллеры :

• Аналоговые устройства ADUCM4050
• Cypress 6200 (один Cortex-M4F + один Cortex-M0+), FM4
• Infineon XMC4000
• Максим Дарвин
• Микрочип (Atmel) SAM4C (Двухъядерный: один Cortex-M4F + один Cortex-M4), SAM4E, SAM4L, SAM4N, SAM4S, SAMG5, SAMD5/E5x
• Нордик nRF52
• Нувотон НуМикро М480
• NXP LPC4000 , LPC4300 (один Cortex-M4F + один Cortex-M0), LPC54000
• NXP ( Freescale ) Kinetis K, V3, V4, S32K14x
• Ренесас S3, S5, S7, RA4, RA6
• Silicon Labs ( Energy Micro ) EFM32 Wonder
• ST STM32 F3, F4, L4, L4+, G4, WB (один Cortex-M4F + один Cortex-M0+)
• Texas Instruments LM4F, TM4C, MSP432 , CC13x2R, CC1352P, CC26x2R
• Тошиба TX04

Следующие чипы имеют Cortex-M4 или M4F в качестве вторичного ядра:

• NXP ( Freescale ) Vybrid VF6 (один Cortex-A5 + один Cortex-M4F)
• NXP ( Freescale ) i.MX 6 SoloX (один Cortex-A9 + один Cortex-M4F)
• NXP ( Freescale ) i.MX 7 Solo/Dual (один или два Cortex-A7 + один Cortex-M4F)
• NXP ( Freescale ) i.MX 8 (два Cortex-A72 + четыре Cortex-A53 + два Cortex-M4F)
• NXP ( Freescale ) i.MX 8M и 8M Mini (четыре Cortex-A53 + один Cortex-M4F)
• NXP ( Freescale ) i.MX 8X (четыре Cortex-A35 + один Cortex-M4F)
• ST STM32MP1 (один или два Cortex-A7 + один Cortex-M4)
• Texas Instruments OMAP 5 (два Cortex-A15 + два Cortex-M4)
• Texas Instruments Sitara AM5700 (один или два Cortex-A15 + два Cortex-M4 в качестве блоков обработки изображений + два Cortex-M4 в качестве блоков общего назначения)

Cortex-M7 — это высокопроизводительное ядро ​​с почти вдвое большей энергоэффективностью, чем у старого Cortex-M4. ^[7] Оно оснащено 6-ступенчатым суперскалярным конвейером с предсказанием ветвлений и дополнительным блоком с плавающей точкой, способным выполнять операции с одинарной точностью и, опционально, с двойной точностью . ^{[7] [38]} Шины инструкций и данных были увеличены до 64 бит по сравнению с предыдущими 32-битными шинами. Если ядро ​​содержит FPU, оно известно как Cortex-M7F, в противном случае это Cortex-M7.

Ключевые особенности ядра Cortex-M7: ^[22]

• Архитектура ARMv7E-M.
• 6-ступенчатый конвейер с ветвящимся спекулятивным подходом . Второе по длине из всех ядер ARM Cortex-M, первое — Cortex-M85.
• Наборы инструкций:
  • Большой палец-1 (целый).
  • Большой палец-2 (целый).
  • 32-битное аппаратное целочисленное умножение с 32-битным или 64-битным результатом, со знаком или без знака, сложение или вычитание после умножения. 32-битное умножение и MAC занимают 1 цикл.
  • 32-битное аппаратное целочисленное деление (2–12 циклов).
  • Поддержка арифметики насыщения .
  • Расширение DSP: однотактный 16/32-битный MAC , однотактный двойной 16-битный MAC, 8/16-битная арифметика SIMD .
• От 1 до 240 прерываний , плюс NMI .
• Задержка прерывания 12 циклов.
• Интегрированные режимы сна.

Варианты кремния:

• Дополнительный блок с плавающей точкой (FPU): (одинарная точность) или (одинарная и двойная точность), оба соответствуют IEEE-754-2008. Это называется расширением FPv5.
• Дополнительный кэш ЦП : кэш инструкций от 0 до 64 КБ, кэш данных от 0 до 64 КБ, каждый с опциональным ECC .
• Дополнительная тесно связанная память (TCM): от 0 до 16 МБ инструкций-TCM, от 0 до 16 МБ данных-TCM, каждая с опциональным ECC.
• Дополнительный блок защиты памяти (MPU): 8 или 16 областей.
• Дополнительная встроенная трассировочная макроячейка (ETM): только инструкции или инструкции и данные.
• Дополнительный режим удержания (с комплектом управления питанием Arm) для режимов сна.
• Опциональная функция двойной избыточности Lock Step .

На базе ядра Cortex-M7 построены следующие микроконтроллеры:

• Микрочип (Atmel) SAM E7, S7, V7
• NXP ( Freescale ) Kinetis KV5x, i.MX RT, S32K3xx
• СТ STM32 F7, H7

Ядро Cortex-M23 было анонсировано в октябре 2016 года ^[39] и основано на архитектуре ARMv8-M , которая была анонсирована ранее в ноябре 2015 года. ^[40] Концептуально Cortex-M23 похож на Cortex-M0+, плюс инструкции целочисленного деления и функции безопасности TrustZone, а также имеет двухступенчатый конвейер инструкций . ^[8]

Ключевые особенности ядра Cortex-M23: ^{[23] [39]}

• Базовая архитектура ARMv8-M. ^[30]
• 2-х ступенчатый конвейер. (аналогично Cortex-M0+)
• Инструкции по безопасности TrustZone .
• 32-битное аппаратное целочисленное деление (17 или 34 цикла). (медленнее, чем деление во всех других ядрах)
• Границы предела стека. (доступно только с опцией SAU)

Варианты кремния:

• Скорость аппаратного целочисленного умножения: 1 или 32 цикла.
• Скорость аппаратного целочисленного деления: максимум 17 или 34 цикла. В зависимости от делителя инструкция может быть выполнена за меньшее количество циклов.
• Дополнительный блок защиты памяти (MPU): 0, 4, 8, 12, 16 областей.
• Дополнительный блок атрибутов безопасности (SAU): регионы 0, 4, 8.
• Одноцикловый порт ввода-вывода (доступен в M0+/M23).
• Микротрейс-буфер (MTB)

На базе ядра Cortex-M23 построены следующие микроконтроллеры:

• GigaDevice GD32E2xx
• Микросхемы SAM L10, L11 и PIC 32CM-LE 32CM-LS
• Nuvoton семейство M23xx, семейство M2xx, NUC1262, M2L31
• Ренесас S1JA, RA2A1, RA2L1, RA2E1, RA2E2

Ядро Cortex-M33 было анонсировано в октябре 2016 года ^[39] и основано на архитектуре ARMv8-M , которая была анонсирована ранее в ноябре 2015 года. ^[40] Концептуально Cortex-M33 похож на гибрид Cortex-M4 и Cortex-M23, а также имеет 3-ступенчатый конвейер инструкций . ^[9]

Ключевые особенности ядра Cortex-M33: ^{[24] [39]}

• Основная архитектура ARMv8-M. ^[30]
• 3-х ступенчатый трубопровод.
• Инструкции по безопасности TrustZone .
• 32-битное аппаратное целочисленное деление (максимум 11 циклов).
• Границы предела стека. (доступно только с опцией SAU)

Варианты кремния:

• Дополнительный блок с плавающей точкой (FPU): только одинарная точность, совместимая с IEEE-754 . Называется расширением FPv5.
• Дополнительный блок защиты памяти (MPU): 0, 4, 8, 12, 16 областей.
• Дополнительный блок атрибутов безопасности (SAU): регионы 0, 4, 8.
• Микротрейс-буфер (MTB)

На базе ядра Cortex-M33 построены следующие микроконтроллеры:

• Аналоговые устройства ADUCM4
• Диалог DA1469x
• GigaDevice GD32E5, GD32W5
• Северные nRF91, nRF5340, nRF54, nRF54H20 ^[41]
• NXP LPC5500, i.MX RT600, MCX N94x/54x (двухъядерный)
• НА RSL15
• Ренесас RA4, RA6
• ST STM32 H5, L5, U5, WBA
• Silicon Labs Беспроводная Gecko Серия 2
• Raspberry Pi RP2350

Следующие чипы имеют Cortex-M33 или M33F в качестве вторичного ядра:

• Infineon PSoC Edge

Ядро Cortex-M35P было анонсировано в мае 2018 года и основано на архитектуре Armv8-M . Концептуально это ядро ​​Cortex-M33 с новым кэшем инструкций, а также новыми концепциями аппаратной защиты от несанкционированного доступа, заимствованными из семейства ARM SecurCore, и настраиваемыми функциями четности и ECC. ^[10]

В настоящее время информация о Cortex-M35P ограничена, поскольку его техническое справочное руководство и общее руководство пользователя еще не опубликованы.

На базе ядра Cortex-M35P построены следующие микроконтроллеры:

• STMicroelectronics ST33K

Ядро Cortex-M52 было анонсировано в ноябре 2023 года и основано на архитектуре Armv8.1-M . Концептуально его можно рассматривать как нечто среднее между Cortex-M33 и Cortex-M55. Основные отличия заключаются в том, что его сопроцессор Helium является однотактным (M55 — двухтактным), и он имеет 32-битную главную шину, аналогичную M33, для облегчения перехода приложений. Он имеет 4-ступенчатый конвейер инструкций. ^[11]

Ключевые особенности ядра Cortex-M52 включают в себя:

• Архитектура ARMv8.1-M Mainline/Helium. ^[30]
• 4-х ступенчатый конвейер.
• Границы предела стека (доступно только с опцией SAU).
• 32-битная основная шина (AHB или AXI) ^[11]

Варианты кремния:

• Гелий (расширение вектора M-профиля, MVE)
• Расширение аутентификации указателя и идентификации цели ветвления
• С плавающей точкой одинарной и двойной точности
• Поддержка расширения цифровой обработки сигналов (DSP)
• Поддержка расширения безопасности TrustZone
• Поддержка безопасности и надежности (RAS)
• Поддержка сопроцессора
• Безопасный и незащищенный MPU с 0, 4, 8, 12 или 16 областями
• SAU с 0, 4 или 8 регионами
• Кэш инструкций размером до 64 КБ
• Кэш данных размером до 64 КБ
• ECC на кэшах и TCM
• 1–480 прерываний
• 3–8 бит приоритета исключения
• Внутренние и внешние опции WIC, опционально CTI, ITM и DWT
• Пользовательские инструкции ARM

Следующие микроконтроллеры основаны на ядре Cortex M52

• Geehy Semiconductor G32R5 ^[42]

Ядро Cortex-M55 было анонсировано в феврале 2020 года и основано на архитектуре Armv8.1-M . Оно имеет 4- или 5-ступенчатый конвейер инструкций. ^[12]

Ключевые особенности ядра Cortex-M55 включают в себя:

• Архитектура ARMv8.1-M Mainline/Helium. ^[30]
• 4-х ступенчатый конвейер.
• Границы предела стека (доступно только с опцией SAU).
• 64-битная основная шина AXI ^[12]

Варианты кремния:

• Гелий (расширение вектора M-профиля, MVE)
• С плавающей точкой одинарной и двойной точности
• Поддержка расширения цифровой обработки сигналов (DSP)
• Поддержка расширения безопасности TrustZone
• Поддержка безопасности и надежности (RAS)
• Поддержка сопроцессора
• Безопасный и незащищенный MPU с 0, 4, 8, 12 или 16 областями
• SAU с 0, 4 или 8 регионами
• Кэш инструкций размером 4 КБ, 8 КБ, 16 КБ, 32 КБ, 64 КБ
• Кэш данных размером 4 КБ, 8 КБ, 16 КБ, 32 КБ, 64 КБ
• ECC на кэшах и TCM
• 1–480 прерываний
• 3–8 бит приоритета исключения
• Внутренние и внешние опции WIC, опционально CTI, ITM и DWT
• Пользовательские инструкции ARM

• Семейства микроконтроллеров Alif Semiconductor Ensemble предлагают одно- или двухъядерные ядра Cortex-M55, каждое из которых работает в паре с нейропроцессорами Ethos-U55.
• Infineon PSoC Edge

Ядро Cortex-M85 было анонсировано в апреле 2022 года и основано на архитектуре Armv8.1-M . Оно имеет 7-ступенчатый конвейер инструкций. ^[13]

Варианты кремния:

• Дополнительный кэш ЦП : кэш инструкций от 0 до 64 КБ, кэш данных от 0 до 64 КБ, каждый с опциональным ECC .
• Дополнительная тесно связанная память (TCM): от 0 до 16 МБ инструкций-TCM, от 0 до 16 МБ данных-TCM, каждая с опциональным ECC.
• Дополнительный блок защиты памяти (MPU): 16 регионов. Могут иметь отдельные для безопасного и небезопасного режима, если реализован TrustZone .
• До 480 прерываний и NMI
• 3–8 бит приоритета исключения
• Опциональная функция двойной избыточности Lock Step .

• Ренесас RA8

Документация для чипов ARM обширна. Раньше документация по 8-битным микроконтроллерам обычно умещалась в один документ, но по мере развития микроконтроллеров также развивалось и все необходимое для их поддержки. Пакет документации для чипов ARM обычно состоит из набора документов от производителя ИС, а также поставщика ядра ЦП ( ARM Limited ).

Типичное нисходящее дерево документации выглядит следующим образом:

Дерево документации (сверху вниз)

1. Сайт производителя микросхем.
2. Маркетинговые слайды производителя ИС.
3. Технический паспорт производителя микросхемы для точного физического чипа.
4. Справочное руководство производителя микросхем, в котором описываются распространенные периферийные устройства и аспекты семейства физических микросхем.
5. Основной веб-сайт ARM.
6. Общее руководство пользователя ядра ARM.
7. Техническое справочное руководство по ядру ARM.
8. Справочное руководство по архитектуре ARM.

У производителей ИС есть дополнительные документы, такие как: руководства пользователя оценочной платы, примечания по применению, руководства по началу работы, документы библиотеки программного обеспечения, исправления и т. д. См. раздел Внешние ссылки для ссылок на официальные документы Arm.

• ARM-архитектура
• Список архитектур и ядер ARM
• Прерывание , Обработчик прерываний
• Операционная система реального времени , Сравнение операционных систем реального времени

• Руководство разработчика по семейству процессоров Cortex-M ; 3-е изд.; Тревор Мартин; 648 страниц; 2022; ISBN 978-0323854948 . 
• Полное руководство по процессорам ARM Cortex-M0 и Cortex-M0+ ; 2-е изд.; Джозеф Йиу; 784 страницы; 2015; ISBN 978-0128032770 . 
• Полное руководство по процессорам ARM Cortex-M3 и Cortex-M4 ; 3-е изд.; Джозеф Йиу; 864 страницы; 2013; ISBN 978-0124080829 . 
• Полное руководство по процессорам ARM Cortex-M23 и Cortex-M33 ; 1-е изд.; Джозеф Йиу; 928 страниц; 2020; ISBN 978-0128207352 . 
• Микроконтроллеры на языке C: Cortex-M и далее ; 1-е изд.; Клаус Элк; 227 страниц; 2023; ISBN 979-8862003437 . 
• Встроенные системы с микроконтроллерами ARM Cortex-M на языках ассемблера и C ; 4-е изд.; Ифэн Чжу; 730 страниц; 2023; ISBN 978-0982692677 . 
• Сборка ARM для встраиваемых приложений ; 5-е изд.; Дэниел Льюис; 379 страниц; 2019; ISBN 978-1092542234 . 
• Программирование на языке ассемблера: ARM Cortex-M3 ; 1-е изд.; Винсент Махоут; 256 страниц; 2012; ISBN 978-1848213296 . 
• Цифровая обработка сигналов и приложения с использованием ARM Cortex-M4 ; 1-е изд.; Дональд Рей; 320 страниц; 2015; ISBN 978-1118859049 . 
• Практическое руководство по ОСРВ с микроконтроллерами ; 1-е изд.; Брайан Амос; 496 страниц; 2020; ISBN 978-1838826734 . 

На Викискладе есть медиафайлы по теме ARM Cortex-M .

Официальные документы ARM Cortex-M

• Официальный сайт ARM Cortex-M
• Cortex-M для начинающих arm.com
• Расширения безопасности ARMv8-M arm.com
• Стандарт программного интерфейса микроконтроллера Cortex (CMSIS) arm.com

ARM- ядро	Ширина бита	Веб-сайт АРМ	Общее руководство пользователя ARM	Техническое справочное руководство ARM	Справочное руководство по архитектуре ARM
Кортекс-М0	32	Связь	Связь	Связь	ARMv6-М
Кортекс-М0+	32	Связь	Связь	Связь	ARMv6-М
Кортекс-М1	32	Связь	Связь	Связь	ARMv6-М
Кортекс-М3	32	Связь	Связь	Связь	ARMv7-М
Кортекс-М4	32	Связь	Связь	Связь	ARMv7E-M
Кортекс-М7	32	Связь	Связь	Связь	ARMv7E-M
Кортекс-М23	32	Связь	Связь	Связь	ARMv8-М
Кортекс-М33	32	Связь	Связь	Связь	ARMv8-М
Cortex-M35P	32	Связь	Н/Д	Н/Д	ARMv8-М
Кортекс-М52	32	Связь	Н/Д	Связь	ARMv8.1-М
Кортекс-М55	32	Связь	Связь	Связь	ARMv8.1-М
Кортекс-М85	32	Связь	Связь	Связь	ARMv8.1-М

Краткие справочные карты

• Инструкции: Thumb-1 (1), ARM и Thumb-2 (2), Векторные вычисления с плавающей точкой (3) arm.com
• Коды операций: Thumb-1 (1, 2), ARM (3, 4), Директивы ассемблера GNU (5).

Миграция

• Переход с 8051 на Cortex-M3 – arm.com
• Миграция с PIC на Cortex-M3 – arm.com
• Миграция с ARM7TDMI на Cortex-M3 – arm.com
• Миграция с Cortex-M4 на Cortex-M7 – keil.com

Другой

• Bit Banding на микроконтроллерах STM32 Cortex-M